超宽带接收机原理与结构浅析

　　[摘要] 本文主要介绍基于采样结构数据解调的超宽带接收机设计。基本的概念是对模拟接收的信号进行过采样(采样频率高于奈奎斯特频率)并以数字信号方式进行解调。对接收到的信号可以进行直接采样或进行并行时域采样方法。
　　[关键词]超宽带ADC采样延迟
　　
　　采用并行时域采样的思想在于可以将地数据总线的要求的同时,保持对接收信号进行很高速度的采样。这种方法的关键点在于接收机采用数个ADC进行,每一个ADC的时钟与其他的时钟都有一点偏移。每个ADC对时域波形的采样都略有不同。有效采样率是单个ADC采样率乘以ADC的个数。也可以对每路输入信号在时间上进行延迟,这样每个ADC会采样波形的不同部分。每个ADC的时钟输入都比前一个ADC有一定时移。在数据总线上与每一个ADC相连的数字硬件电路能以相对较低的速率进行工作。相对的并行时域采样也会增加系统的复杂度,但极大的减轻了数据总线上的并行采样速率。举例来说如果一个UWB信号需要采用 8GHz 进行采样,那幺采用直接采样技术,对于4-bit采样解析度来说,传输线数据总线需要32Gbps的传输(本文来自：WWw.bDFQy.com 千 叶 帆文摘:超宽带接收机原理与结构浅析)容量。而在并行时域采样序列中使用8个ADC,使用 32 根传输线,数据总线的只需要 1Gbps 的容量。并行采样的另外一个好处就是对于信号处理硬件,减小数据输入速度意味着能够减轻数据输入的时间要求。并行ADC采样的限制在于时间延迟误差,对于ADC时钟信号上升延与ADC实际采样点之间时间为严实误差。如果系统采用单ADC结构,那幺误差延时可以不考虑。对于并行时域采样技术,接收机的性能由每个ADC采样的具体时隙差所决定。如果每个ADC的延时误差是定值,则每个采样点之间的时间保持不变,使得误差延时的变化度为零。但如果每个ADC之间的误差延时很大,则接收信号会由于时间分布的不均而产生失真。如果误差延时比采样率大就会导致时间的交叠,从而导致系统性能的严重下降。
　　直接采样的方法是将接收到的信号在ADC中以非常高的速率的1-4bit进行采样。保存了波形并以数字方式进行解调。直接采样方法的难点在于,引入了一个速度非常高的数据总线。超宽带接收机硬件结构如图1所示。
　　系统设计初期考虑采用 4 组 ADC 的结构进行并行采样。由于在实际测试中发现在示波器中显示从天线接收到的超宽带信号有比较强的拖尾现象,这种拖尾现象可能由天线带宽与实际信号带宽不匹配所致,也可能是由信号的反射所造成的。在示波器中显示拖尾长度约为70ns,接收方案采用能量积分来检测信号,拖尾现象成为此方法检测的有利条件。采用此种方案可不必采用并行ADC采样结构,但拖尾势必降低码速率,所以采用单片ADC结构足以满足需要。
　　如图1所示,超宽带信号通过宽带天线进行接收,进入放大电路对微弱的接收信号进行放大,采用与发射机相同的宽带放大器件进行信号的三级放大。并采用了低通滤波电路,去除不必要的高频信号,避免了放大无用信号。并能够平滑超宽带信号,使得ADC更好的进行信号的处理。在放大器和滤波器两端都加入了衰减网络,衰减网络的作用与发射机的衰减结构相同,能够起到增加系统的阻抗匹配性能并减少信号的反射。信号进入ADC进行信号高速采样,对模拟信号转换为数字信号,并将高速采样信号通过并行高速差分信号线路传送至FPGA。与ADC模块相连的还有高速时钟,时钟信号连入ADC并从ADC时钟输出进入FPGA,以完成信号的同步处理。用了单片机对FPGA进行控制,FPGA对高速并行ADC信号进行处理,完成超宽带信号的检测、同步、解调的任务。
　　超宽带接收机的核心部分为信号处理硬件,信号处理部分需要有足够的能力完成ADC的多路数据流的实时解调工作。为了达到设计目标,信号处理必须是可重配的,为了提供软件无线电的灵活要求,对于接收机的数字处理模块一个强力的FPGA是一个合适的选择。目前顶级的FPGA有能力处理多路高速信号流输入,并且对任何可能需要的DSP操作都有内置处理器。实际上FPGA被他们可能输入的数据所限制;对于无线连路最大的可实现的数据传输速率有限制,这个限制就是对每个收到的脉冲的处理与解调所需要的时间。
　　如上面所讨论,并行时域采样技术高度依赖对接收信号进行精确时间间隔的采样。因此需要一个低误差的时钟分配网络。除了要选择管脚间低误差的时钟分配芯片,对于PCB版上的时钟信号的驱动布线,提出了所有PCB时钟信号走线相同的要求。相应地必须对板上器件与走线的布局与布置重新进行排列。
　　接收机的射频前端包含了一系列宽带放大器、带通滤波器、宽带可变增益、宽带可变衰减以及一个电源分配器。低噪音功率放大器对于低噪声远距离传输以及低失真接受信号都是非常重要的。为了减少版上反射,在放大器之间加入了3dB的衰减器使放大器进行隔离。带通滤波器的作用是滤掉输入噪声对输入信号进行滤波。可变增益放大器和可变衰减器可以使接收机减少RF前端的总体增益,并且可以避免ADC的过度驱动。功率分配器通过一系列的延时线为ADC总线发送信号。为了进行并行采样,延迟线为每个ADC提供输入波形的一些相对延时。
　　接收机最重要的部分是ADC总线和为UWB接收脉冲进行并行采样提供时钟分配网络的部分。在UWB接收部分数据解调以可重配逻辑的方式即以FPGA的方式在数字域完成。采用这种方式使用者可以选择OOK、双相调制或者二进制PPM进行调制。并且可以采用数字上升沿检测或数字导频码匹配滤波。其他的接收拓扑或Rake分级接收算法可以很容易的产生和下载到FPGA中而不用改变任何硬件。使用者可以根据实际研究应用情况来采用不同的算法和拓扑结构。
　　参考文献:
　　[1] 徐光明,钟雪峰.超宽带通信系统及实现.电子工程师.2002,29(7):21~23
　　[2] 王宏伟,高梅国.高速数字电路设计中反射的影响及抑制方法.系统工程 与电子技术.2000,22(11):81~83